CPU怎么保证内存访问冲突？

图是现代CPU的基本内存模型，CPU内部有多级缓存来提高CPU的load/store访问速度(因为对于CPU而言，主存的访问速度太慢了，上百个时钟周期的内存访问延迟会极大的降低CPU的使用效率，所以CPU内部往往使用多级缓存来提升内存访问效率。)

C1与C2是CPU的2个核心，这两个核心有私有缓存L1，以及共享缓存L2。最后一级存储器才是主存。后面的顺序一致性模型(SC)中，我们会以这个为基础进行描述(在完全存储定序、部分存储定序和宽松内存模型里会有所区别，后面会描述相关的部分)

为了简化描述的复杂性，在下面的内存一致性模型描述里，会先将缓存一致性(cache coherence)简单化，认为缓存一致性是完美的(假设多核cache间的数据同步与单核cache一样，没有cache引起的数据一致性问题)，以减少描述的复杂性。

顺序存储模型

顺序存储模型是最简单的存储模型，也称为强定序模型。CPU会按照代码来执行所有的load与store动作，即按照它们在程序的顺序流中出现的次序来执行。从主存储器和CPU的角度来看，load和store是顺序地对主存储器进行访问。

下面分析这段代码的执行结果：


 

上面的访问顺序我们可以看出来，虽然C1与C2的指令虽然在不同的CORE上运行，但是C1发出来的访问指令是顺序的，同时C2的指令也是顺序的。虽然这两个线程跑在不同的CPU上，但是在顺序存储模型上，其访问行为与UP(单核)上是一致的。

我们最终看到r2的数据会是NEW，与期望的执行情况是一致的，所以在顺序存储模型上是不会出现内存访问乱序的情况

完全存储定序

为了提高CPU的性能，芯片设计人员在CPU中包含了一个存储缓存区(store buffer)，它的作用是为store指令提供缓冲，使得CPU不用等待存储器的响应。所以对于写而言，只要store buffer里还有空间，写就只需要1个时钟周期(哪怕是ARM-A76的L1 cache，访问一次也需要3个cycles，所以store buffer的存在可以很好的减少写开销)，但这也引入了一个访问乱序的问题。

首先我们需要对上面的基础内存模型做一些修改，表示这种新的内存模型

相比于以前的内存模型而言，store的时候数据会先被放到store buffer里面，然后再被写到L1 cache里。

（编辑：周口站长网）

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